數十年來，為CPU與GPU等高效能運算(HPC)所開發的單片式系統單晶片(SoC)之所以能有進展，全有賴於互補式金氧半導體(CMOS)成功實現微縮。CMOS為SoC開發人員提供了一套能讓他們在同個單一基板整合越來越多功能的技術平台。就算是朝向多核心結構發展，結果顯示，比起在不同晶片之間傳輸資料，把各個功能整合在同一個基板上能提供更高的效率。
關鍵推手：3D內部互連和功能晶背
CMOS 2.0採取不同的方法來實現微縮化，但仍然仰賴過去多年累積的所有半導體創新。不過，現在之所以可以開始實現CMOS 2.0，還是源於3D內部互連技術的近期突破和晶背技術的崛起，兩者都是imec和夥伴們正在引領開發的關鍵技術。
由於3D內部互連技術的重大變革，現在可以在相同頻寬下支援元件層對層的連接性，如同傳統的單片平面式SoC的配置。舉例來說，異質的晶圓接合技術開始能夠提供微米(µm)以下的內連間距連接，進而達到後段製程最後幾層金屬層所需的內連密度。
在2023年IEEE國際電子研究會議(IEDM)上，比利時微電子研究中心(imec)展示了內連間距創下400奈米最低紀錄的銅(Cu)/矽碳氮化物(SiCN)晶圓接合技術(圖2)。有部分功能將需要更細密的分解，為此，我們未來會需要以邏輯單元為粒度的晶背技術，還有以CFET等3D元件為粒度的序列3D技術。藉由這些開發作業，把SoC分成不同的元件層就能逐漸提升連接性，達到如同在單片SoC上資料傳輸那般的高效率。除此之外，分割SoC還能提供更多的好處，包含進一步實現系統微縮及增加可支援的應用種類。
吸引半導體生態系關注
在CMOS 2.0的幫助下，微縮技術正在進入新紀元，目標是擴大彈性和提供更多的系統最佳化選擇—積極推動傳統的CMOS邁向CMOS異質平台。我們目前所做的所有研發工作正在沿著這個方向前進，想想看在業界引進晶背供電網路(BSPDN)的情景。把一切歸於CMOS 2.0這個遠大願景，將能讓我們推進這場持續性革命的最終極限，創造更多的系統微縮選擇。
但為了充分實現我們的願景，我們需要匯聚整個生態系來實現這個全新概念。CMOS 2.0的關鍵在於找出最適合所設計特定SoC之目標運算應用的元件分割法(Partitioning)。這可能需要重新思考既定的設計慣例與系統架構方法。例如，要從高驅動/高密度邏輯分層得到最大利益，可能會需要不同於我們習慣使用的運算系統架構。
目前，電子設計自動化(EDA)還沒因應這些變化。我們需要EDA與系統設計社群來調適這個新現實，並協助我們發掘應該追求且合適的CMOS 2.0元件分割法。反之，我們也必須和我們的設計夥伴們緊密互動，還要讓他們知道不同的技術性能，例如可用來堆疊於其他電晶體的電晶體類型。
實現CMOS 2.0未來需要橫跨整個半導體生態系的共同創新以及密切合作。我們必須一齊(重新)建構將能推動這項願景的基礎設施。面臨危機並非摩爾定律本身，而是其所代表的經濟成長與永續創新的驅動力。
(本文作者為imec邏輯晶片技術研發副總)
在SoC中實現異質整合 CMOS 2.0開闢新道路(2)
